includeのiverilog構文？

Question

私はメインファイル（cpu.v）にVerilogファイル（alu.v）を含めることを試みています。両方のファイルは同じディレクトリにあります。

'include "alu.v" 

module cpu(); 
... 
... 
endmodule 

コンパイルしようとすると、次のエラーが発生します。

cpu.v:1 syntax error 
I give up 

私は、どのようにincludeステートメントが間違っているのか分かりません。私の構文はhereのように正しいと確信しています。

Answer 1

あなたが何かを混乱させる証明、それは動作しません。 Verilogで

プリプロセッサディレクティブは、バックティック（`）ないアポストロフィ（'）で始まります。

試してみてください。

`include "alu.v" 

の代わりに：

'include "alu.v"