Verilog：次のコードは競合状態になる予定ですか？

Question

私はVerilog HDLを使用してパイプラインプロセッサを作ろうとしています。自分のコードのどこかに競合条件があるかもしれないことに気付きました。だから私はsudoのコードを記述するつもりだし、そこに競合状態が内にあり、それを回避する方法場合についてお聞きしたいと思います：

module A(input wire reset, input wire clock, output reg a_reg_o); 
    always @(posedge clock) 
    begin 
     if(reset == 1'h1) 
     begin 
     a_reg_o = 1'h0; 
     end 
     else 
     begin 
     a_reg_o = 1'h1; 
     end 
    end 
endmodule 

module B(input wire reset, input wire clock, input a_i); 
    reg b; 

    always @(posedge clock) 
    begin 
     if(reset == 1'h1) 
     begin 
     b = 1'h0; 
     end 
     else 
     begin 
     if(a_i == 1'h1) 
     begin 
      b = 1'h1; 
     end 
     else 
     begin 
      b = 1'h0; 
     end 
     end 
    end 
endmodule 

module Main(input wire reset, input wire clock); 
    wire a_o; 
    A a(reset, clock, a_o); 
    B b(reset, clock, a_o) 
endmodule 

だから私は、リセット信号をトリガ想像してみてください。クロックの最初の正のエッジの後、レジスタa_reg_oは0になり、モジュールBからのレジスタbも0になります（競合条件はまだありません）。今度はリセットボタンを放して、それをマイナスにします。クロックの次の正のエッジでは、レジスタa_reg_oは1になりますが、モジュールBのレジスタbはどうなりますか？それは次のようになるでしょう： 1.まだ、a_iの変更が見えなかったのでゼロ。 2.モジュール（AとB）の合計遅延（競合状態）によって異なります。

ありがとうございます。

Answer 1

これは、Verilogにノンブロッキング（NBA）割り当てがある理由です。コーディングルールは、同じイベント（@posdege clock）に同期した同じ信号（a_o）に複数のプロセス（この場合は複数のalwaysブロック）がアクセスし、別のプロセスが読み込みを行い、NBA <=を割り当てる必要がある信号に書き込む。

Answer 2

はいネットワークa_oが最初にモジュールAによって駆動され、次にモジュールBによって捕捉されたかどうか、またはその逆であるかどうかはわからないため、競合状態になる可能性があります。

これは、ブロックされていない割り当てを使用する必要があります。これにより、モジュールが実行されても、モジュールBのネット値は常にa_oになります。

この非ブロッキング割り当てについての詳細は、次のリンクをご覧ください。 http://www.sunburst-design.com/papers/CummingsSNUG2000SJ_NBA.pdf