PADシンボル "R <3>は、" 未定義のIOSTANDARDを持っている - Verilogの

Question

私はのVerilogにブース乗算器のコードを書いていました。
次のエラーが表示されます。

PAD symbol "r<3>" has an undefined IOSTANDARD 
PAD symbol "r<3>" is not constrained (LOC) to a specific location. 

私はFPGAでテストしたくありません。ザイリンクスISEで刺激するだけです。だから私はではなかったはucf fileを書く。

このエラーが発生しても、私の刺激は完全に働いています。

1. 常にucf file必要ですか？
2. どうすれば修正できますか？

このエラーは、programming fileを生成させません。
ここに私のコードです。 私は正常にこのデザインをシミュレート

module boothMulti(r, q, product 
    ); 
    input [3:0] r, q;   // Declaration of r[r shows error.] 
    output reg [7:0] product; 
    reg [8:0] a, b, p; 
    reg [5:0] c; 
    integer i; 

    always@(q or r) begin  // r used here 
     a[0]=0; 
     b[0]=0; 
     p[0]=0; 

//setting up c 
     c[0]=0; 
     c[4:1]=r;    // r used here 

//setting up a 
     a[4:1]=q[3:0]; 
     a[8:5]=4'b0000; 
     if(q[3]==0) begin a[8:5]=4'b0000; end 
     else begin a[8:5]=4'b1111; end 

//setting up b 
     b[4:1]=((~q)+4'b0001); 
     if(b[4]==0) begin b[8:5]=4'b0000; end 
     else begin b[8:5]=4'b1111; end 

//setting up p 
     p[8:1]=8'b00000000; 

    for(i=1; i<5; i=i+1) begin   
     case({c[i],c[i-1]}) 
      2'b0_0:begin 
        a=a<<<1; b=b<<<1; 
        end 
      2'b0_1:begin 
        p=p+a; 
        a=a<<<1; b=b<<<1; 
        end 
      2'b1_0:begin 
        p=p+b; 
        a=a<<<1; b=b<<<1; 
        end 
      2'b1_1:begin 
        a=a<<<1; b=b<<<1; 
        end 
      endcase 
     end     //end for loop 
     product[7:0]=p[8:1]; 
    end      //end always@ 
endmodule 

Answer 1

（R使用のステートメントがコメントしている）：それはあなたがテストベンチを投稿していない念頭に、コンパイルされ、ビットのために走ったが、すべてがxました。私はプログラミングファイルを生成することもできました。

どの程度

• ISEから終了、
• 再開、
• プロジェクトを閉じて
• は完全に新しいプロジェクトを作成しますか？

あなたの既存のプロジェクトには、これを引き起こしているものがあります。