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3熱

5答えて

Verilogで4対1の関数を効率的に合成

Veriogで4対1の関数を実装する必要があります。入力は4ビットで、0〜15の数値です。出力は1ビットの0または1です。各入力は異なる出力を提供し、入力から出力へのマッピングはわかりますが、入力と出力自体は分かりません。私はvcsにコードの最適化を成功させ、できるだけ短く/素直にしたいと思っています。これまでの私の解決策： wire [3:0] a; wire b; wire [15:0]

logic verilog synthesis version-control 2008-09-03

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