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私はテストベンチ&のVerilogコードと合成スクリプトを持つデザインのポストシンセシミュレーションを行っています。これはVerilogネットリストファイルを与えます。 私は、波形合成と端末上の$ monitor値のダンプという、前合成シミュレーションを見ることができます。これと同じ$ monitor値のダンプも、合成後のシミュレーションがうまく動作することを示しています。投稿合成シミュレーション波形が表示されない
は、しかし、私は私が$モニタを経由してシミュレーション波形を表示するための私のテストベンチを経由して.vcdのファイルをダンプしてい
合成後の波形を見ることができないです。
ツール:デザインビジョン合成 ためNCVerilogコンパイルの
`timescale 1ns/10 ps
module CLA_16_4_tb();
reg [15:0] A=0, B=0 ;
wire [15:0] Sum;
wire Cout;
reg reset,clock;
initial begin : A_TB
A = 0;
#10 A = 16'h00FF;
#30 A = 16'h0000;
#30 A = 16'h80FF;
#30 A = 16'h0000;
#30 A = 16'h00FF;
#30 A = 16'h0000;
#30 A = 16'h1111;
end
initial begin : B_TB
B = 0;
#10 B = 16'hFF01;
#30 B = 16'h0000;
#30 B = 16'h8080;
#30 B = 16'h0000;
#30 B = 16'hFF80;
#30 B = 16'h0000;
#30 B = 16'h2222;
end
initial begin : reset_TB
reset = 0;
#2 reset = 1;
#5 reset = 0;
#55 reset = 1;
#5 reset = 0;
#55 reset = 1;
#5 reset = 0;
#55 reset = 1;
#5 reset = 0;
#45 $finish;
end
initial begin : clock_TB
clock = 0;
#5 clock = 1;
forever #5 clock = ~clock;
end
CLA_16_4 U1 (A, B, Sum, Cout, clock, reset);
initial begin
$monitor("TIME :",$time," HEX VALUES : a_inp = %h b_inp = %h s_out = %h c_out = %h",A,B,Sum,Cout);
end
initial begin
$dumpfile("CLA_16_4_tb.vcd");
$dumpvars(0,CLA_16_4_tb);
end
endmodule
私は後で繰り返しの仕事をしたスクリプトを使って、タイプミスを避けました! – Displayname
助けてくれてありがとう。 – Displayname
あなたは歓迎です:) –