モジュールのポート接続を自動化する方法はありますか？

Question

私は、VerilogでのASICデザインのベストプラクティスについて理解したり、研究したりしようとしています。私は〜20サブモジュール（各〜1000行のコード）と中規模のブロックに取り組んでいます。すべてのサブモジュールを手動でインスタンス化し、ポート接続を行ってトップレベルのRTLを作成するのは骨の折れる仕事です。

これを自動化するスクリプトを作成したいと思います。すべてのサブモジュールの入出力と各サブモジュールの接続方法を定義できる限り、最上位レベルを自動生成するのは非常に困難です。私は設計自動化に十分な専門知識を持っていません。誰かが私にどのように始めるべきかについてのいくつかの示唆を与えることができるかどうか疑問に思っていた。

• 私がやろうとしていることを達成するためのオープンソースのツールはありますか？私はこれまで何も見つかりませんでした。
• このような合成可能なコードを生成する標準的な方法はありますか？

入力やアドバイスをいただければ幸いです。

Answer 1

使用しているテキストエディタによっては、既存のツールを使用できる場合があります。アドオンのEmacsの自動インスタンス化および接続信号をサポートしていますが、特定の命名規則に従うことを仮定して、ある：

そこにvimのユーザーのために

http://www.veripool.org/wiki/verilog-mode/Verilog-mode_veritedium

、使用できるようにプラグインのカップルがありますなど、この一つとしてEmacsのスクリプトは、：

http://www.vim.org/scripts/script.php?script_id=1875