パイプラインIキャッシュアクセスの実装

Question

L-1キャッシュであるIキャッシュのキャッシュ帯域幅を拡大する最適化手法として、パイプラインキャッシュアクセスを実装しようとしています。私はVerilogでこれを行う必要があります。キャッシュ・サイズは64KBで、ブロック・サイズが4ワードの双方向結合です。

パイプラインキャッシュアクセスがどのように機能するかについてはまだ分かりません。説明が理論的に与えられる場合や、より理解を深めるために提供されるリンクがあれば、本当に役に立ちます。私はすでにネット上で調査しており、良い読書を見つけることができませんでした。私はパイプラインキャッシュアクセスの2つの段階が何であるかを知りたいのですが、どのように帯域幅を改善しますか？

Answer 1

あなたは、次のリンクにパイプライン・キャッシュ用 https://courses.cs.washington.edu/courses/csep548/06au/lectures/cacheAdv.pdf

検索を確認することができますし、うまくいけば、あなたは必要な情報を得るでしょう。 いくつかの更新 -

パイプラインキャッシュを使用する基本的な考え方は、スループットを向上させることです。 2段パイプラインは、次のタスクを実行するために使用される - バックCPU

へ インデックスキャッシュ タグチェック&ヒット/ミス・ロジック データ転送がクリティカルパスに応じて、あなたはどのパイプラインステージがないかを決定すること何。