Verilogで '1'とは何ですか？

Question

私は4bitsの登録があります。

reg[3:0] a; 

は、私はどうやらそれは私がVerilogのために新しいとその構文について確認していない同じ1'b1のと1 ない

a <= '1; 

みたいに単一のビットを割り当てます。 誰でも私を教えてください。

Answer 1

これはすべてのビットを1に設定します。